ウェビナー
RISC-V System Debug and Analysis Made Easy with Lauterbach TRACE32® and Siemens Tessent Embedded Analytics
プロセッサ・トレースは、組込みシステム構築のリスクを管理するための重要な洞察とフォレンジック機能へのアクセスをソフトウェア開発者に提供します。本プレゼンテーションでは、シーメンスとローターバッハ 、組込みソフトウェアとアプリケーションを改善するためにプロセッサ・トレースをどのように利用できるかを概説します。RISC-V Efficient Trace (E-trace)仕様について説明し、Tessent Embedded AnalyticsとTRACE32®デバッグ＆トレースツールをベースにしたRISC-Vデバッグ＆トレースソリューションの機能をデモを交えて紹介します。ウェビナーの最後には、発表者によるライブ質疑応答も予定しています。
シーメンスは、RISC-V Efficient trace仕様の主要な貢献者です。ローターバッハは、組込みシステム用デバッグ・トレース・ツールのリーディング・サプライヤーであり、RISC-Vデバッグ・トレース規格の主要な貢献者です。プレゼンテーションでは、異種混在の複雑なRISC-Vベースのチップでも効率的でシンプルなデバッグとトレースが可能な、組み合わせたソリューションのデモを行います。
Who should attend
- SoC Architects
- Software Architects
- 組込みソフトウェアエンジニア
- RISC-Vの使用を検討している、あるいはすでに使用している人
何が学べるか
- RISC-V Efficient trace (E-trace)規格とは何か、RISC-V採用のリスクをどのように軽減するか。
- How the non-intrusive visibility that it provides can be used to understand program behavior for advanced debugging and code optimization
- How the Tessent Enhanced Trace Encoder is part of a complete SoC debug solution
- How to use Lauterbach’s TRACE32® Debug and Trace tools in order to gain extensive insight into a RISC-V SoC with Tessent Embedded Analytics
