RISC-V® デバッガ＆トレース

概要

あらゆるチップのあらゆるRISC-Vコア

RV32を使用した小さなマイクロコントローラからRV64を使用した巨大なマルチコアアプリケーションプロセッサまで、RISC-V命令セットアーキテクチャ（ISA）を実装したあらゆる設計を最先端の開発ツールで解析できます。

当社のTRACE32® ツールを使用することにより、SoC内の全てのRISC-Vコア(他の全てのコアも含む)を単一のデバッグインタフェースで同時にデバッグ及び制御することができます。TRACE32®ツールは、全ての主要なRISC-Vトレースシステムのオンチップ及びオフチップトレースをリアルタイムでサポートします。

当初から当社はRISC-V財団の戦略的メンバーであり、RISC-V ISAを実装するほぼすべての今日のチップをサポートしてきました。RISC-Vプロセッサの設計者や半導体メーカーとの長年にわたる緊密なパートナーシップのおかげで、将来のチップ開発にも当初から対応することができお客様の将来性のある投資をお約束します。

対応サブアーキテクチャ

RISC-V 32ビット/64ビット、AndesCore™ V5、SiFive®コアIP

デバッグハイライト

すべてのRISC-V ISA拡張のすべてのデバッグ機能を利用する

当社の強力なデバッグモジュールを使用することで、浮動小数点、圧縮命令、ベクトル演算、アトミック命令、整数乗算、さらにはカスタムISA拡張など、あらゆるISA拡張を含むRISC-Vコア設計に当社のフルデバッグ機能セットを適用できます。完全なオンチップブレークポイントサポート、ランタイムメモリアクセス、フラッシュプログラミング、ベンチマークカウンタを利用できます。すべてがスクリプト化可能であるため、テストの自動化が非常に簡単です。

デバッグシステムの詳細

あらゆるデバッグインターフェースプロトコルをサポート

クラシックJTAG、コンパクトJTAG（2線式）、Arm CoreSight SoC-400/600（SWD、APB、JTAG-AP、CTI）およびTessentデバッグインターフェース（JTAG/USBコミュニケータ、JPAM、クロストリガ）を介したデバッグ。

すべてのRISC-V ISA拡張をサポート

当社のディスアセンブラとアセンブラを使用して、すべての批准済みISA拡張を含むRISC-Vコア設計のコードをデバッグできます。カスタムのRISC-V ISA拡張をサポートするためにディスアセンブラ、アセンブラ、およびツールチェイン内の他のすべてのコンポーネントを拡張することができます。

マルチアーキテクチャSoCにおけるRISC-Vコアのデバッグ

1つのデバッグプローブですべてのRISC-Vコアと非RISC-Vコアを同時にデバッグできます。対称型（SMP）または非対称型（AMP）のマルチプロセッシング環境において、RV32（32ビット）とRV64（64ビット）のRISC-Vコア、およびその両方をサポートしています。

フルソフトウェアスタックの
デバッグ

FreeRTOS™、Linux™、Zephyr OS™等、多くの一般的なターゲットOSで動作します。TRACE32® OS-awareデバッグは、スレッド、メッセージキューなどの全てのOSオブジェクトをクエリし表示することができます。

どのRISC-Vコアを使いますか？

当社の定義済みソリューションのカタログをご覧いただき、お客様のプロジェクトに最適なツールセットを見つけてください。

チップの選択

トレース機能

各RISC-Vチップのコア動作を捉える

ストップモードデバッグは強力なツールですが、トレースはさらに優れています。当社のRISC-V向けトレースソリューションは、様々な技術に対応したオンチップトレースと、より強力なオフチップトレースの両方をサポートしており、トレース・データをターゲットメモリ内に保存したり、当社のPowerTraceツールのいずれかに出力したりすることができます。

トレースシステムの詳細

重要なRISC-Vトレースソースの両方をサポート

当社のTRACE32 ツールは、独自の SiFive Nexus Trace Encoder と独自の Tessent Trace Encoder の両方をサポートしています。どちらの場合もトレースIPがArm CoreSightトレースインフラに統合されている場合もサポートされます。

RISC-Vのオフチップおよびオンチップトレースを幅広くサポート

当社のTRACE32 ツールは、RISC-Vチップに実装されている主要なパラレルおよびシリアルのオフチップトレースインターフェースをすべてサポートしています。RISC-V PIB、Arm TPIU、AURORA、Tessent USBなどです。さらにTRACE32では、RISC-Vチップに実装されている多くのオンチップトレーステクノロジもサポートしています。これらには、Arm CoreSight（ETF、ETB、ETR）、Tessent SMB、SiFive SRAM/SBAが含まれています。

マルチプルコア間の相互作用の分析

当社のトレースソリューションは、マルチコアトレースをサポートし、コア間の動的な相互作用を記録・解析します。ミックスアーキテクチャSoCの場合、CoreSight Trace Formatterのようなプロトコルをサポートし、RISC-Vコアと非RISC-Vコアを同時にトレースします。

詳細なランタイム情報の取得

当社のトレースソリューションは、SoCトレースIPによって提供される完全なプログラムフローを記録することができます。記録されたデータに基づいて、当社のツールは詳細なタイミングとコードカバレッジの測定を提供します。これは、当社のPowerTraceモジュールのディープメモリで最も効果的に機能します。

どのRISC-Vコアを使いますか？

当社の定義済みソリューションのカタログをご覧いただき、お客様のプロジェクトに最適なツールセットを見つけてください。

チップの選択

バーチャルプロトタイピング

シリコンが出てくる前に準備を整えよう

SoCが完成する前からカスタムSoCでRISC-Vコードをテストできます。SoCのテーピングアウトには多くの時間がかかりますが、TRACE32 の仮想プロトタイプやシミュレータ上で、後で実際のチップで使用するのと同じGUIやツールセットを使ってソフトウェア開発を開始することができます。また、テーピングアウトを始める前に、個々のSoCのデバッグインターフェースを検証することもある程度可能です。